SOT-23 の LDO で 5V→3.3V・300mA は流せるか：熱抵抗は銅箔の面積で決まる

0.51W は小さく見える。だがジャンクションは150°Cを超える

LDOの損失は、パス素子で消える分と、IC自身の消費電流（静止電流 I_Q）の分の合計です。P = (V_in − V_out) × I_out + V_in × I_Q。5V→3.3V、300mAなら (5 − 3.3) × 0.3 = 0.51W。I_Qは多くのSOT-23-5サイズのLDOで数十〜100µA程度なので、5V × 60µA ≒ 0.3mW。全体はほぼ0.51Wで決まり、I_Qの寄与は無視できます。

この0.51Wを、パッケージの熱抵抗 θ_JA（ジャンクション—周囲）に掛けると温度上昇になります。SOT-23-5のθ_JAは、JEDECの高伝導基板条件で200°C/W前後が目安です（パッケージやメーカーで大きな幅があるので、この数字は「だいたいこのくらい」の目安として扱ってください）。ΔT = 0.51W × 200°C/W ≒ 102°C。周囲温度を50°C（筐体内の実機はこのくらいになりがちです）とすると、ジャンクション温度は 50 + 102 ＝ 152°C。多くのLDOのT_J(max)は125°Cなので、定格を27°Cも超えています。

「300mA流せる」というデータシートの数字と、実際に150°Cを超えるという計算が両立するのは、データシートの出力電流はθ_JAとは無関係に、パス素子の電流容量だけで決まる値だからです。熱で足かせがかかるかどうかは、別途θ_JAと自分の基板・周囲温度で確認しないといけません。これを確かめずに300mAを引き出すと、起きるのは静かな故障ではなく、次の節以降で扱う熱保護の作動と、部品寿命の低下です。

θJAは「自分の基板」の数字ではない

θ_JAは、JEDEC JESD51-7が規定する特定の試験基板で測った値です。この基板（通称「高伝導基板」「2s2p基板」）は4層で、内層2層に大面積の銅ベタを持ち、決められたサイズ・銅厚で作られています。つまりデータシートのθ_JAは、「あなたの基板に実装したときの値」ではなく、「この標準基板ならこうなる」という、パッケージ同士を比較するための値です。

これは無視できない差になります。2層で銅箔が少ない基板、他の発熱部品が近くにある基板、ベタが分割されている基板では、実際のθ_JAはデータシートの値より悪く（大きく）なるのがふつうです。逆に、後述するようにサーマルビアで内層のベタGNDにしっかり逃がせば、データシートの値に近づけることもできます。

データシートによっては、θ_JAと並んで θ_JC（ジャンクション—ケース）や、基板を規定しない条件での参考値が載っていることもあります。いずれにしても、θ_JAを鵜呑みにして温度計算を1回やって終わりにしないことが実務では重要です。次の節で、実機での確認方法を扱います。

ΨJT・ΨJB：実測した表面温度からジャンクション温度を推定する

θ_JAが「標準基板でしか成り立たない」なら、自分の基板でのジャンクション温度はどう求めればよいでしょうか。ジャンクションに温度計を挿すことはできないので、測れる場所の温度から逆算します。そのための係数が Ψ_JT（プサイ・ジェイティー、ジャンクション—パッケージ上面）と Ψ_JB（ジャンクション—基板）です。

使い方は単純です。T_J = T_top + Ψ_JT × P（パッケージ上面の温度から）、T_J = T_board + Ψ_JB × P（ICのすぐ近くの基板温度から）。θ_JAやθ_JCが「決められた試験条件でしか成り立たない熱抵抗」であるのに対し、Ψ値は実際の使用条件（自分の基板、自分の放熱）でも近似として使えるように、JEDEC JESD51-12が定義した係数です。小さいパッケージではダイと上面が熱的に近く、Ψ_JTは一桁台〜十数°C/W程度になることが多く、θ_JA（数百°C/W）よりずっと小さい値になります。

手順は次のとおりです。① サーモグラフィ（IR カメラ）か極細の熱電対で、パッケージ上面またはICの直近の基板銅箔の温度を測る。放射率のばらつきを避けるため、測る面はつや消しの黒で塗ってから撮るのが定石です。② そのときの損失P（実測が理想。難しければ計算値で代用）を求める。③ データシートのΨ_JTまたはΨ_JBを掛けて足す。これでθ_JAの一律の数字より、はるかに実機に近いジャンクション温度が得られます。

ここで注意したいのは、Ψ値は熱抵抗ではなく、あくまで実測との対応をとるための係数だということです。θ_JCのように「熱を逃がす経路の抵抗」として物理的な意味を持つ量とは違い、Ψ_JT・Ψ_JBは標準基板でも自分の基板でも大きくは変わらない、という経験則の上に成り立っています。基板やケースの条件が標準的な範囲からかけ離れていなければ、実測ベースの温度推定として十分実用になります。

銅箔面積と熱抵抗：数cm²まではよく効き、そこから頭打ちになる

銅箔は、ICの下からリードを通って熱を横に広げ、面積の分だけ空気へ熱を逃がす「ヒートシンク」として働きます。面積を増やすほどθ_JAは下がりますが、効き方は一様ではありません。最初の数cm²でよく効き、それを超えると効果が急速に鈍ります。

理由は、熱が銅箔の中を広がるのにも抵抗があるからです。IC直下から離れた場所の銅箔は、そこにたどり着くまでの熱抵抗（横方向の広がり抵抗）が乗るぶん、寄与が小さくなります。ある面積を超えると、新しく足した銅箔はICから遠すぎて、ほとんど熱を受け取らなくなります。下の表はSOT-23サイズのパッケージでの目安です（基板の厚さ・銅箔厚・自然対流かどうかで数字は変わるので、傾向として見てください）。

表からわかるのは、「銅箔さえ広げればどこまでも下がる」わけではないということです。数cm²を超えたら、次に効くのは面積の追加ではなく、サーマルビアで熱を内層のベタGNDへ逃がすことです。 パターンの銅箔で決まる温度上昇そのものの考え方は、電源パターンの幅を温度上昇と電圧降下で決める話と同じです。

サーマルビアの効果：本数・径・めっき厚、そして内層GNDへ

サーマルビアは、上面の銅箔だけでは逃がしきれない熱を、内層や裏面の銅箔へバイパスする経路です。効果はビアの本数・径・めっき厚で決まります。ビア1本あたりの熱抵抗は、めっき（銅）の断面積と板厚から見積もれます。R = L ÷ (k × A)、k（銅の熱伝導率）≒ 385W/(m·K)、A はめっきの断面積（内部が空洞のフィルなしビアなら π × 直径 × めっき厚）です。

板厚1.6mm、径0.3mm、めっき厚35µm（1oz相当）のビア1本ではおよそ126°C/W。熱抵抗は並列になるので、本数を増やすと本数分の1に下がります。径を太く、めっきを厚く（2ozや樹脂フィル+めっき）すればさらに下がります。

この数字はビアそのものの熱抵抗で、実際の経路にはさらに「上面銅箔からビアの入口まで広がる抵抗」と「内層・裏面の銅箔から空気への抵抗」が直列に乗ります。それでも、IC直下に4〜9本、0.3mm径のビアを並べるだけで、ビア単体の抵抗を上面の銅箔面積を稼ぐより小さくできることが多く、基板面積が限られたSOT-23の実装では最も効く一手です。フィル（樹脂やめっきでビアの穴自体を埋める）にすると、断面積が実質的に増えるぶんさらに下がりますが、コストが上がります。

内層のベタGNDは、熱を受け取るだけでなく、面全体に広げてから筐体や裏面へ逃がす役目も持ちます。多層基板で内層に十分な面積のGNDベタがあれば、表からビアで落とした熱をそこで拡散でき、表面積だけに頼るよりθ_JAを大きく下げられます。ベタが分割されていたり、他の発熱源と共有していたりすると、この効果は薄れます。

パッケージを変えるという選択：SOT-23 / SOT-223 / DFN露出パッド

銅箔とビアで追い込む前に、そもそもパッケージがSOT-23-5でなければいけないかを確認する価値があります。放熱に強い足の生えたパッケージへの変更は、基板の工夫より効果が大きいことがあります。

表のとおり、SOT-23-5からSOT-223やDFNに変えるだけでθ_JAは3〜5倍改善しえます。ただしDFNの露出パッドは、基板側にサーマルビアと十分な銅箔を用意して初めて効きます。パッドの下にビアがなければ、DFNもSOT-23と大差ない結果になります。「露出パッドだから安心」ではなく、「露出パッドを生かす基板を作って初めて安心」です。

熱保護が入ると、出力が断続する

• 症状：出力電圧が周期的に落ちる、または負荷側が間欠的にリセットする。LDOにはサーマルシャットダウンが内蔵されていて、ジャンクション温度が閾値（150〜165°C程度の品種が多い）を超えると出力を切ります。冷えてヒステリシス分（10〜30°C程度）下がると再び動き出し、また加熱して切れる、を繰り返します。負荷側から見ると、電源が数秒〜数十秒間隔で瞬断しているように見えます。
• これは「壊れている」のではなく「設計どおりに保護が働いている」状態です。ただし、連続してその電流を流せない熱設計になっている、というシグナルでもあります。放置すると、動作は不安定なまま、ジャンクションは閾値付近を往復し続け、部品の寿命（特にはんだ接合やパッケージ内部のワイヤボンド）を縮めます。
• 切り分け方。負荷を落として（あるいは間欠動作にして）症状が消えるなら熱が原因です。ICの表面温度を触診（やけどに注意）かIRサーモグラフィで確認し、152°C相当のような高温になっていないか見ます。断続の周期が、負荷を上げるほど短くなる（熱くなるのが速くなる）のも熱保護の典型的な挙動です。
• データシートで見る項目。「サーマルシャットダウン閾値」「ヒステリシス」「θJA」「ΨJT / ΨJB」。ヒステリシスが大きい品種ほど、断続の周期はゆっくりになりますが、根本的な熱不足は解決しません。

入力側に抵抗を入れて熱を分散する

LDOの発熱を減らす簡単な手として、入力とLDOの間に抵抗を1本入れ、電圧降下の一部を肩代わりさせる方法があります。5V→3.3V・300mAの例で、R_s = 3.3Ωを入れると、抵抗での降下は 3.3Ω × 0.3A = 0.99V ≒ 1V。LDOへの入力は 5 − 1 ＝ 4V になり、LDOの損失は (4 − 3.3) × 0.3 ＋ 4 × I_Q ≒ 0.21W。0.51Wから0.21Wまで、LDO側の発熱を6割減らせます。

減った0.3Wは消えたわけではなく、抵抗に移っただけです（0.99V × 0.3A ≒ 0.3W）。システム全体の損失はほとんど変わりません。この方法が効くのは、①抵抗を、ICより熱設計がしやすい大きな部品（1206やそれ以上のチップ抵抗、複数本の並列、あるいは巻線抵抗）に逃がせること、②ICパッケージ単体では確保できない放熱面積を、抵抗という「発熱してよい部品」に持たせられることです。

注意点は2つです。① ドロップアウトの余裕を必ず確認する。抵抗の分だけLDOへの入力電圧が下がるので、最大負荷電流でLDOのドロップアウト電圧を割り込まないか計算してください。3.3Ω・300mAで1V落ちるなら、LDOの入力は最低4Vは残ります。負荷電流が変動する用途では、電流が増えるほど抵抗の降下も増え、LDOへの入力がさらに下がる点に注意します。② 入力電圧が変動する用途では効きが変わる。抵抗による降下は電流にしか依存しないため、入力電圧が下がる（バッテリ動作など）とLDOの負担がそのまま増えます。固定入力・ほぼ固定負荷の用途に向いた手です。

DC-DCにすべき境界

θ_JAと自分の基板で確保できる銅箔面積・ビアを踏まえて、周囲温度と許容ジャンクション温度から逆算した最大損失を見ておくと、判断がぶれません。目安は P_max = (T_J(max) − T_A) ÷ θ_JA です。

設計する電流・入出力差から求めた損失が、この表の値に対してほとんど余裕がない、あるいは超えているなら、銅箔やビアをどれだけ工夫しても厳しいということです。目安として、筐体内で周囲温度70°C前後、SOT-23クラスのパッケージという条件なら、連続損失0.3〜0.4Wあたりがリニアレギュレータで現実的に扱える上限です。これを超える設計（5V→3.3Vで500mA以上、12V→3.3Vで100mA以上など）では、パッケージをSOT-223やDFNに変えるか、同期整流のバックコンバータ（同期整流と強制PWMの話はこちら）へ切り替えるのが筋です。バックコンバータの変換効率は85〜95%が一般的で、同じ出力電力でも損失をリニアレギュレータの数分の1〜10分の1程度に抑えられます。

逆に言えば、損失が0.1〜0.2W程度に収まる組み合わせ（電圧差が小さい、電流が軽い）なら、LDOのままで銅箔とビアを整えるだけで十分です。スイッチング電源に切り替えるコスト（部品点数、ノイズ対策、基板面積）に見合うかどうかは、この損失の大きさで判断してください。

入力側の抵抗（前節）は発熱の置き場所を変えるだけで、システム全体の損失は減りません。DC-DCへの切り替えは変換効率そのものを上げるので、損失の絶対量を減らせます。両者は目的が違います。

実機で確かめる手順

1. 設計時の損失Pを、想定する入出力電圧・電流で計算する（P = (Vin − Vout) × Iout + Vin × IQ）。消費電力の計算機で確認できます。
2. データシートのθJAを使って、最悪の周囲温度でのジャンクション温度を概算する。T_J(max)に対してほとんど余裕がないなら、この時点で銅箔・ビア・パッケージ変更・DC-DC化を検討する。
3. 試作基板ができたら、ICの表面またはすぐ近くの基板温度をIRサーモグラフィか熱電対で実測し、データシートのΨJT・ΨJBを使ってジャンクション温度を推定する。
4. 最悪条件（最大負荷、最高周囲温度、無風）で数分〜十数分動作させ、出力電圧が周期的に落ちていないか（サーマルシャットダウンの断続）を確認する。
5. 余裕がなければ、銅箔面積を数cm²まで増やす→サーマルビアを追加する→パッケージを変える→入力側に抵抗を入れる→DC-DCに変える、の順で対策の効果とコストを見比べる。