等長配線はどこまで詰めるか

1mm は 6〜7ps

FR-4 の基板で、信号の伝搬遅延はマイクロストリップ（表層）で 6〜6.5ps/mm、ストリップライン（内層）で 7ps/mm 前後です。表層は実効比誘電率が低く、速くなります。

等長配線は、複数の信号の到着時刻を揃えるものです。必要な精度は、その信号群のタイミング余裕（マージン）から逆算します。余裕が 100ps なら配線の差は 15mm 以内、10ps なら 1.5mm 以内です。余裕を知らずに 0.1mm で揃えても、設計にはなりません。

要る信号と、要らない信号

SPIではクロック周波数だけで等長の要否は決まりません。送信側のクロック出力遅延、受信側のセットアップ・ホールド、戻りデータの往復遅延を含めて判断します。I²CやUARTも、同じ物理長にすることより各方式のタイミング条件を満たすことが先です。

DDRなどのソース同期バスでは、DQとDQS、アドレス・コマンドとクロックなど、信号群ごとに制約が違います。型番・速度・ランク数・トポロジーに対応するコントローラの設計ガイドを使い、パッケージ内遅延を含むか確認します。

差動対の対内スキューと、別の対とのスキューは別の制約です。USBやPCIeの名称とビット時間だけから、許容差を一律にmmへ決めることはできません。下表はどの資料・予算を確認するかの整理です。

層・ビア・パッケージ内の遅延

揃えたいのは長さではなく遅延です。長さが同じでも、次の要因で遅延がずれます。

• 層による速度差。表層（6〜6.5ps/mm）と内層（7ps/mm）では 1mm あたり 0.5〜1ps 違い、100mm のうち 50mm を内層に引くと 25〜50ps の差が出ます。同じ信号群は同じ層で引くか、層ごとに換算します。
• ビア。1 個は基板厚ぶんの垂直配線で、1.6mm なら 10ps 前後です。ビアの数を揃えるか、1 個を 1.5〜2mm に換算します。
• パッケージ内の配線。BGA のボールとチップのパッドの間に数 mm〜十数 mm の配線があり、ピンごとに違うので、メーカの「パッケージ遅延テーブル」を配線長に足します。

蛇行配線の結合

長さを稼ぐために配線を折り返すと、折り返しの区間どうしが結合し、信号が短絡的に伝わって意図した遅延より短くなります。間隔を線幅の 3〜4 倍以上あけ、短い折り返しを多数より、大きな折り返しを少数にします。

残った30psを基板の長さに換算する例

以下は特定のDDRやUSB規格の値ではなく、設計手順のための仮定です。ある信号群に使えるスキューを100psとし、パッケージ差30ps、ジッタと条件変動20ps、設計余裕20psを割り当てると、基板配線に残るのは100 − 30 − 20 − 20 = 30psです。6.5ps/mmと仮定すれば、許容する配線間の最大長さ差は30 ÷ 6.5 ≈ 4.6mmです。

この4.6mmは最長と最短の差です。中心値に対する±表記にするなら±2.3mmであり、±4.6mmとすると最大差は9.2mmになってしまいます。層別の伝搬速度が違うなら、各区間の長さ×単位長さ遅延を足して比較します。最小遅延側のホールド条件も、最大遅延側のセットアップ条件とは別に確認します。 層の違いは層ごとの伝搬遅延も参照してください。

手順

1. 設計ガイドから、信号群ごとの等長要求を読む。無ければタイミング余裕から逆算する。
2. 同じ信号群は同じ層構成（層、ビアの数）で引く。
3. 最長の配線を先に決め、他をそれに合わせて伸ばす。
4. パッケージ遅延は各ピンの目標長で補正する。
5. 蛇行の間隔は 3W 以上。折り返しは受端側ではなく、長さ差が生じた場所の近くで入れる。
6. 余裕が不明なら、対象デバイスの制約を確認する。数値が得られるまで根拠なく蛇行を追加せず、最終的なセットアップ・ホールドを検算する。