遅延時間を距離に変換
伝搬遅延時間から、それに相当する基板パターン長を逆算します。 表層(マイクロストリップ線路)と内層(ストリップライン)の両方を求めます。
ps
εr
mm
mm
内層パターン長
2.89mm
表層パターン長
3.38mm
計算履歴
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計算式
内層(ストリップライン): L = TD × c / √εr
表層(マイクロストリップ): εeff = (εr+1)/2 + (εr-1)/2 × (1+10h/w)^−0.5
L = TD × c / √εeff
表層(マイクロストリップ): εeff = (εr+1)/2 + (εr-1)/2 × (1+10h/w)^−0.5
L = TD × c / √εeff
設計のポイント
「Xpsの遅延を何mmの配線で実現するか」を逆算します。高速インターフェースの等長設計(スキュー管理)で頻繁に使います。
DDR4-3200の例:
• 1bit周期 ≈ 313 ps
• スキュー許容値 ≈ ±20 ps → 約±1.4mm以内の誤差で合わせる必要
表層は実効誘電率が内層より低いため、同じ長さでも遅延が少なくなります。層選択時の参考にしてください。
こんなときに使います
タイミング解析で「あと 200ps 遅らせたい」「180ps 足りない」と分かったあと、それを何 mm の配線に置き換えるかを決める場面で使います。蛇行配線をどれだけ入れるかの見積もりがそのまま出ます。
使いどころ
タイミング設計は ps で考え、基板の作業は mm で行います。その間を埋める計算です。セットアップ/ホールドの余裕が足りないときに、どのくらいの蛇行配線を追加すればよいか、あるいは何 mm 削れば間に合うかを出します。
内層と表層で必要な長さが変わるので、追加する蛇行配線をどの層に置くかまで含めて決められます。
特性インピーダンスと伝搬速度は別のパラメータです。特性インピーダンスは配線の断面形状で、速度は実効誘電率だけで決まります。表層と内層のどちらも同じ50Ωに設計していても、通る層が違えば速度は同じになりません。層をまたぐ配線を合わせるときは、Z0が揃っていることと遅延が揃っていることを別々に確認してください。
計算例:ホールド違反を配線で埋める
- タイミング解析でホールドが 200ps 不足していた。
- 基板は FR-4(εr = 4.3)、線幅 0.2mm、誘電体厚み 0.1mm。
- この計算機に 200ps を入れると、内層で 28.93mm、表層で 32.91mm。
- 内層に蛇行を置くほうが 4mm 短く済む。面積が厳しいときは内層を選ぶ。
- 実際には 5% ほど余裕をみて 30mm 前後を確保し、最終的にタイミング解析で再確認する。
配線を伸ばす以外の手
- クロックの位相を調整する。PLL や DLL を持つデバイスなら、基板を触らずに数百 ps 動かせることがあります。基板面積を使わないので第一候補です。
- 直列抵抗を入れる。配線の容量と組んで立ち上がりを鈍らせ、実効的に遅らせます。ただし波形が鈍るので、高速な信号では使えません。
- 層を変える。表層のほうが速いので、遅らせたい配線を内層へ移すだけで 100mm あたり 80ps ほど稼げます。
- ドライバの駆動能力を落とす。設定で変えられるデバイスなら、立ち上がりが鈍って実効的な到達時刻が遅くなります。EMI にも有利です。
蛇行配線は面積を食ううえ、折り返し部分でインピーダンスが乱れます。まず配線以外の手が使えないかを検討してください。
よくある失敗
- 必要な長さぴったりで引いてしまう。製造ばらつきと εr のばらつきで数%は動きます。余裕を持たせてから最終確認するのが安全です。
- 蛇行を信号の途中に固まって入れる。反射の観点では、蛇行はできるだけ受信端の近くにまとめるほうが影響が小さくなります。
- 差動ペアの片側だけ伸ばす。ペア内スキューを直す目的なら正しいのですが、その区間だけ差動インピーダンスが崩れます。伸ばす量は最小限にし、ペアの間隔は保ってください。
よくある質問
蛇行配線はどこに置くのが良いですか?
受信端に近いほうが有利です。ドライバ直後に置くと、蛇行部分のインピーダンス変動が信号の立ち上がりに直接乗ります。また、差動ペアのスキュー調整はスキューが生じた場所のすぐ近くで直すのが原則です。
内層と表層で必要な長さが違うのはなぜですか?
表層のほうが信号が速いためです。同じ時間を稼ぐには、速い表層のほうを長く引く必要があります。この計算機はその差をそのまま出しています。
ビア1個ぶんは何 mm 相当ですか?
1.6mm 厚の基板を貫通するビアで 10ps 前後、FR-4 内層の 6.9 ps/mm で割ると約 1.5mm 相当です。層変更の多い配線では、この積み上げが効いてきます。
参考にした規格・資料
- IPC-2141A — 高速配線の遅延設計。
- Howard Johnson, "High-Speed Signal Propagation" — 蛇行配線の結合と実効遅延。
最終更新: 2026-08-30