パターン長を遅延時間に変換

表層と内層で答えが2つ出る理由

同じ長さでも、通る層によって信号の速度が違うためです。内層（ストリップライン）は上下を誘電体に挟まれているので実効誘電率が基板の εr そのものになります。表層（マイクロストリップ）は上が空気なので実効誘電率が下がり、その分だけ速く進みます。

表層側は線幅 w と誘電体厚み h から実効誘電率を求めています。w/h が小さい（細くて厚い）ほど電界が空気側に多く漏れるため速くなり、太くて薄いほど内層の値に近づきます。

特性インピーダンスは配線の断面形状（線幅・厚み・基準面までの距離）で決まり、伝搬速度は実効誘電率だけで決まります。同じ50Ωに揃えた配線でも、表層と内層では速度（＝遅延）が異なります。「Z0を揃えたのだからタイミングも揃っているはず」は誤りで、層をまたぐ配線の等長設計では、この計算機で層ごとに遅延を確認してください。

計算例：層を跨ぐ配線の等長

1. 基板は FR-4（εr = 4.3）、線幅 0.2mm、誘電体厚み 0.1mm。
2. A の配線は内層を 100mm。この計算機で 691.2 ps。
3. B の配線は表層を 100mm。同じ入力の表層側は 607.7 ps。
4. 長さは同じでも 83.5 ps ずれている。100MHz のクロックの周期が 10,000ps なので、その 0.8% にあたる。
5. B を A に合わせるには、表層側を 691.2 ÷ 6.077 ≈ 114mm まで伸ばす必要がある。

CAD の「等長配線」機能は多くの場合ただの物理長で揃えます。層が混ざる配線では、この差が丸ごと残ります。

よくある失敗

• 蛇行配線（ミアンダ）の効果を長さどおりに見積もる。折り返しが近接していると隣り合う区間が容量結合し、実際の遅延は計算より数%短くなります。折り返しの間隔は線幅の 3〜4 倍以上あけてください。
• ビアの遅延を数えない。1.6mm 厚を貫通するビアはおよそ 10ps。層変更が 3 回あれば 30ps で、これは配線 4mm 分に相当します。
• パッケージ内配線の差を無視する。BGA の内部配線長はピンによって数 mm 違います。高速なメモリインタフェースでは、ICメーカが公開しているパッケージ長を引き算してから基板側を合わせます。