ビアのインダクタンスが、デカップリングを鈍らせる
0.1µF を IC の電源ピンに置くのは、コンデンサを置いているのではなく「小さなインダクタ付きのコンデンサ」を置いています。インダクタンスの半分以上は、コンデンサではなくビアと配線が作ります。
コンデンサは、ある周波数から上でインダクタになる
コンデンサの実物には、電極と端子による直列インダクタンス ESL があります。容量 C と ESL の直列共振周波数 f = 1 ÷ (2π√(L·C)) より上では、インピーダンスは周波数に比例して増え、コンデンサとして働きません。
1608(0603)サイズの積層セラミックの ESL は 0.5〜0.7nH、1005(0402)で 0.4〜0.5nH 程度です。0.1µF で ESL 0.5nH なら、共振は 22MHz。それより上ではコンデンサではなく 0.5nH のインダクタです。100MHz でのインピーダンスは 2π × 100M × 0.5n = 0.31Ω になります。
ここまではコンデンサ単体の話です。実際の基板では、コンデンサのパッドから IC の電源ピンまでの経路に、配線とビアが加わります。
配線とビアが足すインダクタンス
ビアのインダクタンスは、長さ h、穴径 d のビアで L ≒ 5.08·h·[ln(4h/d) + 1](h, d はインチ、L は nH)と近似されます。1.6mm 厚の基板を貫通する 0.3mm 径のビアなら約 1.2nH。ただし電流が流れるのはコンデンサのパッドから参照プレーンまでの区間なので、プレーンが第 2 層(表層から 0.2mm)にあれば、実効的なビア長は短く、0.1〜0.2nH 程度で済みます。
配線のほうが問題です。パッドからビアまでの短い引き出し線は、プレーン上の細い線で 0.5〜1nH/mm 程度のインダクタンスを持ちます。「ビアはパッドから 2mm 離す」という実装ルールで置くと、それだけで 1〜2nH。コンデンサ自身の ESL の 2〜4 倍です。
合計すると、0.1µF 1608 を普通に置いた場合の合計インダクタンスは 1.5〜3nH になります。共振周波数は 0.5nH のときの 22MHz から、2nH で 11MHz まで下がり、100MHz でのインピーダンスは 1.3Ω に上がります。
| 配置 | 合計 L | 共振周波数 | |Z| @100MHz |
|---|---|---|---|
| コンデンサ単体(ESL のみ) | 0.5nH | 22MHz | 0.31Ω |
| パッド直近にビア、プレーンは第 2 層 | 0.8nH | 18MHz | 0.50Ω |
| パッドから 2mm 引いてビア | 2.0nH | 11MHz | 1.3Ω |
| 同上、片側ビア 2 本 | 1.3nH | 14MHz | 0.8Ω |
1nH を稼ぐ配置
デカップリングの改善は、容量を増やすことではなくインダクタンスを減らすことです。効果の大きい順に並べます。
ビアをパッドに密着させる。パッドとビアの間の配線をゼロに近づけるのが最も効きます。ビア・イン・パッド(パッド内にビアを置く)ができれば理想ですが、半田がビアに吸われるので、樹脂埋めか小径ビアの対策が必要です。パッドの脇に密着させる置き方でも、2mm 離した場合との差は 1nH 以上あります。
電源側・GND 側の両方にビアを近づける。電流はループで流れます。GND 側のビアが遠ければ、電源側をいくら近づけても意味がありません。
ビアを 2 本にする。並列にすると単純計算では半分ですが、隣接するビアの相互インダクタンスで打ち消しが効かず、実際は 6〜7 割です。それでも 0.5nH 程度は減ります。
参照プレーンを表層に近い層に置く。4 層で第 2 層を GND にすると、表層のコンデンサから GND までのビア長が 0.2mm で済みます。表層の部品の下に GND プレーンがある、というのはこのためです。
コンデンサを IC のピンの直下(裏面)に置く。表層のスペースがないとき、IC 直下の裏面にコンデンサを置いてビアで結ぶと、経路は基板厚(1.6mm)ぶんのビアだけになります。表層で 5mm 引き回すより短いです。
「0.1µF と 0.01µF を並列にして広帯域に」という古い定石は、インダクタンスが異なる 2 つの共振の間に反共振(インピーダンスの山)を作ります。同じ容量・同じサイズを複数並べるほうが、山を作らずにインピーダンスを下げられます。
プレーン間容量と、コンデンサが要らなくなる周波数
電源プレーンと GND プレーンを隣接させると、その間に分布容量ができます。FR-4(εr ≒ 4.3)で間隔 0.1mm なら 約 38pF/cm²、0.2mm で 19pF/cm² です。10cm × 10cm の基板で 0.1mm 間隔なら 3.8nF。数字としては小さいですが、このコンデンサにはビアも配線もなく、インダクタンスがほぼゼロです。
数百 MHz 以上では、個別のコンデンサはインダクタンスで効かなくなり、プレーン間容量とパッケージ内・チップ内のコンデンサが担います。デカップリングコンデンサの役割は、その下の数 MHz〜100MHz 台の帯域を埋めることです。
だから「たくさんの 0.1µF を、それぞれ最短で」が基本形になります。10 個の 0.1µF を並列にすれば、各 2nH のインダクタンスは 0.2nH 相当になり、100MHz で 0.13Ω まで下がります。1µF を 1 個置くより、0.1µF を 10 個置くほうが高周波では効きます。
実機での確認
配置の善し悪しは、電源ピンのノイズを直接見るより、ネットワークアナライザで電源–GND 間のインピーダンスを測るのが確実です。2 ポートのシャント測定で 100kHz〜1GHz を掃引すると、共振と反共振の山谷が見え、どの周波数でどのコンデンサが効いているかがわかります。
そこまでの設備がなければ、オシロスコープで電源ピン直近のリップルを、GND スプリング(プローブの短い GND ピン)で見ます。GND リード線(数 cm)で測ると、リード線のインダクタンスがそのまま測定に乗り、実際より大きなノイズが見えます。測っているのがコンデンサの配置なのか、プローブの配置なのかがわからなくなります。
よくある質問
0.1µF ではなく 1µF や 10µF を置けば効きますか。
ビアを何本にすればよいですか。
IC のピンからコンデンサまでの距離は何 mm 以内にすべきですか。
ビアのインダクタンスを計算する式はどこまで信用できますか。
参考にした規格・資料
- H. W. Johnson, M. Graham, High-Speed Digital Design — ビアのインダクタンスの近似式、デカップリングのループインダクタンス
- 各 MLCC メーカの ESL・インピーダンス特性データ — サイズごとの ESL 値、共振周波数
- IPC-2221B — 層構成と電源プレーンの設計要件