ビアのインダクタンスが、デカップリングを鈍らせる

0.1µF を IC の電源ピンに置くのは、コンデンサを置いているのではなく「小さなインダクタ付きのコンデンサ」を置いています。インダクタンスの半分以上は、コンデンサではなくビアと配線が作ります。

最終更新: 2026-09-14 デカップリングビアインダクタンス電源設計

コンデンサは、ある周波数から上でインダクタになる

コンデンサの実物には、電極と端子による直列インダクタンス ESL があります。容量 C と ESL の直列共振周波数 f = 1 ÷ (2π√(L·C)) より上では、インピーダンスは周波数に比例して増え、コンデンサとして働きません。

1608(0603)サイズの積層セラミックの ESL は 0.5〜0.7nH、1005(0402)で 0.4〜0.5nH 程度です。0.1µF で ESL 0.5nH なら、共振は 22MHz。それより上ではコンデンサではなく 0.5nH のインダクタです。100MHz でのインピーダンスは 2π × 100M × 0.5n = 0.31Ω になります。

ここまではコンデンサ単体の話です。実際の基板では、コンデンサのパッドから IC の電源ピンまでの経路に、配線とビアが加わります。

配線とビアが足すインダクタンス

ビアのインダクタンスは、長さ h、穴径 d のビアで L ≒ 5.08·h·[ln(4h/d) + 1](h, d はインチ、L は nH)と近似されます。1.6mm 厚の基板を貫通する 0.3mm 径のビアなら約 1.2nH。ただし電流が流れるのはコンデンサのパッドから参照プレーンまでの区間なので、プレーンが第 2 層(表層から 0.2mm)にあれば、実効的なビア長は短く、0.1〜0.2nH 程度で済みます。

配線のほうが問題です。パッドからビアまでの短い引き出し線は、プレーン上の細い線で 0.5〜1nH/mm 程度のインダクタンスを持ちます。「ビアはパッドから 2mm 離す」という実装ルールで置くと、それだけで 1〜2nH。コンデンサ自身の ESL の 2〜4 倍です。

合計すると、0.1µF 1608 を普通に置いた場合の合計インダクタンスは 1.5〜3nH になります。共振周波数は 0.5nH のときの 22MHz から、2nH で 11MHz まで下がり、100MHz でのインピーダンスは 1.3Ω に上がります。

0.1µF(1608)の合計インダクタンスと、共振周波数・100MHz でのインピーダンス
配置合計 L共振周波数|Z| @100MHz
コンデンサ単体(ESL のみ)0.5nH22MHz0.31Ω
パッド直近にビア、プレーンは第 2 層0.8nH18MHz0.50Ω
パッドから 2mm 引いてビア2.0nH11MHz1.3Ω
同上、片側ビア 2 本1.3nH14MHz0.8Ω
デカップリングコンデンサの電流ループと、インダクタンスの内訳基板断面の模式図。左はパッドから 2mm 離してビアを打った場合で、ループが大きく合計 2nH。右はパッドに密着してビアを打った場合で、合計 0.8nH。 インダクタンスの半分以上は、コンデンサではなく配線とビアが作る 0.1µF 1608、GND プレーンが第 2 層(0.2mm 下)の場合の目安 パッドから 2mm 引いてビア GND / 電源プレーン 0.1µF コンデンサの ESL:0.5nH 引き出し線 2mm × 2 本:約 1.3nH ビア 0.2mm × 2 本:約 0.2nH 合計 約 2.0nH → 共振 11MHz、100MHz で 1.3Ω ループが大きいほどインダクタンスが増える パッドに密着してビア GND / 電源プレーン 0.1µF コンデンサの ESL:0.5nH 引き出し線ほぼゼロ:約 0.1nH ビア 0.2mm × 2 本:約 0.2nH 合計 約 0.8nH → 共振 18MHz、100MHz で 0.5Ω 配置だけで 1nH 以上を稼げる
図1:デカップリングの電流ループ。パッドからビアまでの引き出し線が、コンデンサ自身の ESL より大きなインダクタンスを作る。

1nH を稼ぐ配置

デカップリングの改善は、容量を増やすことではなくインダクタンスを減らすことです。効果の大きい順に並べます。

ビアをパッドに密着させる。パッドとビアの間の配線をゼロに近づけるのが最も効きます。ビア・イン・パッド(パッド内にビアを置く)ができれば理想ですが、半田がビアに吸われるので、樹脂埋めか小径ビアの対策が必要です。パッドの脇に密着させる置き方でも、2mm 離した場合との差は 1nH 以上あります。

電源側・GND 側の両方にビアを近づける。電流はループで流れます。GND 側のビアが遠ければ、電源側をいくら近づけても意味がありません。

ビアを 2 本にする。並列にすると単純計算では半分ですが、隣接するビアの相互インダクタンスで打ち消しが効かず、実際は 6〜7 割です。それでも 0.5nH 程度は減ります。

参照プレーンを表層に近い層に置く。4 層で第 2 層を GND にすると、表層のコンデンサから GND までのビア長が 0.2mm で済みます。表層の部品の下に GND プレーンがある、というのはこのためです。

コンデンサを IC のピンの直下(裏面)に置く。表層のスペースがないとき、IC 直下の裏面にコンデンサを置いてビアで結ぶと、経路は基板厚(1.6mm)ぶんのビアだけになります。表層で 5mm 引き回すより短いです。

「0.1µF と 0.01µF を並列にして広帯域に」という古い定石は、インダクタンスが異なる 2 つの共振の間に反共振(インピーダンスの山)を作ります。同じ容量・同じサイズを複数並べるほうが、山を作らずにインピーダンスを下げられます。

プレーン間容量と、コンデンサが要らなくなる周波数

電源プレーンと GND プレーンを隣接させると、その間に分布容量ができます。FR-4(εr ≒ 4.3)で間隔 0.1mm なら 約 38pF/cm²、0.2mm で 19pF/cm² です。10cm × 10cm の基板で 0.1mm 間隔なら 3.8nF。数字としては小さいですが、このコンデンサにはビアも配線もなく、インダクタンスがほぼゼロです。

数百 MHz 以上では、個別のコンデンサはインダクタンスで効かなくなり、プレーン間容量とパッケージ内・チップ内のコンデンサが担います。デカップリングコンデンサの役割は、その下の数 MHz〜100MHz 台の帯域を埋めることです。

だから「たくさんの 0.1µF を、それぞれ最短で」が基本形になります。10 個の 0.1µF を並列にすれば、各 2nH のインダクタンスは 0.2nH 相当になり、100MHz で 0.13Ω まで下がります。1µF を 1 個置くより、0.1µF を 10 個置くほうが高周波では効きます。

実機での確認

配置の善し悪しは、電源ピンのノイズを直接見るより、ネットワークアナライザで電源–GND 間のインピーダンスを測るのが確実です。2 ポートのシャント測定で 100kHz〜1GHz を掃引すると、共振と反共振の山谷が見え、どの周波数でどのコンデンサが効いているかがわかります。

そこまでの設備がなければ、オシロスコープで電源ピン直近のリップルを、GND スプリング(プローブの短い GND ピン)で見ます。GND リード線(数 cm)で測ると、リード線のインダクタンスがそのまま測定に乗り、実際より大きなノイズが見えます。測っているのがコンデンサの配置なのか、プローブの配置なのかがわからなくなります。

よくある質問

0.1µF ではなく 1µF や 10µF を置けば効きますか。
同じサイズなら ESL は同じなので、高周波(数十 MHz 以上)のインピーダンスはほとんど変わりません。容量を増やすと効くのは共振より下の帯域です。高周波を改善したいなら、容量を増やすのではなくインダクタンスを減らす(配置を詰める、並列数を増やす)ことです。
ビアを何本にすればよいですか。
コンデンサ 1 個につき電源側・GND 側 1 本ずつ、パッドに密着で置くのが基本です。それでも足りないときに 2 本ずつにします。2 本にしても相互インダクタンスで半分にはならず、6〜7 割程度です。ビアを増やす前に、パッドとビアの間の配線を短くするほうが効きます。
IC のピンからコンデンサまでの距離は何 mm 以内にすべきですか。
距離そのものより、コンデンサ–ビア–プレーンの経路のインダクタンスが問題です。IC の電源ピンもプレーンにビアで落ちているなら、コンデンサはプレーンに対して最短で接続されていればよく、IC から 5mm 離れていても効きます。逆に、IC のピンとコンデンサを表層の細い配線で結んでプレーンに落としていない場合は、1mm でも配線のインダクタンスが乗ります。
ビアのインダクタンスを計算する式はどこまで信用できますか。
単独のビアの目安としては使えますが、リターン経路(近くの GND ビア)との距離で実際の値は大きく変わります。近くに GND ビアがあればループが小さくなり、計算値より下がります。相対的な比較(この配置とあの配置でどちらが小さいか)に使うのが実用的です。

参考にした規格・資料

  • H. W. Johnson, M. Graham, High-Speed Digital Design — ビアのインダクタンスの近似式、デカップリングのループインダクタンス
  • 各 MLCC メーカの ESL・インピーダンス特性データ — サイズごとの ESL 値、共振周波数
  • IPC-2221B — 層構成と電源プレーンの設計要件

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