差動 100Ω は「50Ω の線を 2 本」ではない：結合で下がる Zodd と、90Ω⇄100Ω を取り違えたときの実害

結合すると何が起きるか：Zodd は単独の Z0 より低い

差動ペアの2本に、振幅が同じで極性が逆の信号（奇モード）を乗せると、2本の間の電界は、単独の配線が基準面との間に作る電界より密になります。隣の線が自分と逆方向に振れているぶん、電位差が2倍近くになった状態で電荷を運ぶ経路ができるからです。単位長あたりの容量が増えるので、Z = √(L/C) の関係から、奇モードインピーダンス Zodd は、2本を切り離したときの単独インピーダンス Z0 より低くなります。

差動インピーダンスは、この奇モードインピーダンスの2倍で定義されます。Zdiff = 2 × Zodd。単独の配線が50Ωになるよう線幅を決めても、2本を近づけて組んだ瞬間にZoddは50Ωより下がり、Zdiffは2×50=100Ωより低い値になります。「シングルエンド50Ωの線を2本並べれば差動100Ω」という考え方が成り立たないのはこのためです。

結合が強い（間隔が狭い）ほど対ペアの電界が増え、Zoddの低下も大きくなります。結合が弱い（間隔が広い）ほど対ペアの電界は基準面への電界に埋もれ、ZoddはZ0に近づき、Zdiffは2×Z0に近づきます。

間隔 S を 1W→2W→3W と広げると：エッジ結合マイクロストリップの近似式で見る

この計算機のマイクロストリップの特性インピーダンス計算機が使っているエッジ結合マイクロストリップの近似式（IPC-2141）で、間隔SをW（線幅）の倍数として振ってみます。誘電体厚み h = 0.1mm、線幅 w = 0.14mm、銅箔厚 t = 0.035mm（1oz）、εr = 4.3（FR-4）とすると、単独の特性インピーダンス Z0 は約51Ωです。

同じ線幅・同じ層構成でも、間隔を1Wから2Wに広げるだけでZdiffは89Ωから99Ωまで、10Ω動きます。100Ωの規定に対して1Wの間隔では11Ω、11%も低い値になり、規格の許容幅を超えかねません。3W以上に広げるとZdiffの変化は緩やかになり、6W（間隔がW6本分）でほぼ2×Z0に収束します。「間隔を離せば離すほど良い」わけではなく、2〜3W程度で頭打ちになると覚えておくと、狙ったZdiffに届かないときに間隔をどこまで広げれば意味があるかの見当がつきます。

この近似式は表層のエッジ結合マイクロストリップ専用で、w/hやεrの範囲によって数%の誤差があります（計算機のページの適用範囲を参照）。最終的な間隔は基板メーカのフィールドソルバで確定させてください。

BGA周辺のネックダウン：どこまで細くしてよいか

BGAのボールピッチ（0.5〜0.8mmが多い）の中を差動ペアで抜けるとき、規定の線幅・間隔をそのまま通せないことがあります。そこで、ボールの間を通る区間だけ線幅と間隔を一緒に細くする「ネックダウン」を使います。線幅と間隔を同じ比率で細くすれば、Zdiffの変化は比較的小さく抑えられますが、ゼロにはなりません。細くした区間は、多少なりとも違うインピーダンスの短い伝送線路です。

短い区間のインピーダンスの乱れが波形にどれだけ影響するかは、配線が伝送線路になる条件と同じ考え方で決まります。区間の長さを電気的に往復する時間が、信号の立ち上がり時間 t_r に対して十分短ければ、その区間の乱れは反射としてほとんど見えません。目安は、ネックダウン区間の長さ ℓ が、往復時間 2×tpd×ℓ ÷ t_r の比で 1/10 以下、というものです（ℓ = t_r ÷ (20 × tpd)。表層マイクロストリップの伝搬遅延 tpd ≈ 6.5ps/mmを使用）。

実際のBGA抜けのネックダウンは、たいていボール1〜2列ぶん、1〜3mm程度で収まります。USBやLVDSのように立ち上がりが数百psある信号なら、この長さは表の目安に対して十分短く、実害はほとんどありません。一方でPCIe Gen4以降やSerDesのように立ち上がりが100ps台を切る信号では、同じ1〜3mmのネックダウンでも目安の上限に近づく、あるいは超えることがあります。ネックダウンの長さは「何mmまでOK」と一律には決められず、その信号の立ち上がり時間との比で決まります。

対策は3つです。①区間を短くする（ボールの中心を突っ切る最短経路を選ぶ）。②細くする量を減らす（線幅と間隔の比率を保てる範囲で、必要最小限だけ細くする）。③ペア内の対称性を崩さない。P側とN側で迂回のさせ方が違うと、ネックダウンの前後で長さがずれ、スキューの原因になります（等長配線についてはこちら）。

USB2.0 の 90Ω と、LVDS・PCIe・Ethernet などの 85〜100Ω の違い

差動インピーダンスの規定値はインターフェースごとに違います。USB 2.0 はケーブル・配線とも差動90Ωが基準です。LVDS（TIA/EIA-644）やGbE（1000BASE-T）、MIPIなどは差動100Ωが基準として使われることが多く、PCI Expressは差動85Ω前後を基準にすることが多いインターフェースです。数字だけ見ると「だいたい90〜100Ωだから同じようなもの」に見えますが、後述のとおり10〜15Ωの違いは反射係数にして無視できない大きさになります。

なぜインターフェースごとに違う値を選んでいるかというと、コネクタやケーブル、ドライバ・レシーバICの入出力インピーダンスなど、規格が定める他の要素との整合を優先して決めているからです。基板の配線だけを見て「作りやすい値」を選べるわけではなく、規格が指定した値に、基板側が合わせにいくのが基本です。

基板メーカの ±10% をどう見込むか

インピーダンス制御を依頼すると、基板メーカの製造公差は公称値の±10%が一般的です（±5%を求めると価格が上がります）。つまり、100Ω狙いで作らせた配線は、実際には90〜110Ωの範囲のどこかに収まるという前提で設計する必要があります。90Ω狙いなら81〜99Ωです。

設計時点でZdiffの計算値が規定値ちょうどだと、製造ばらつきの分だけ規格の外に出る可能性が生まれます。計算値は規定値に対して余裕を持たせ、±10%のばらつきが乗っても許容幅に収まるようにしておくのが実務的な進め方です。次の節で、この±10%が規格の許容幅とどう重なるかを具体的な数字で見ます。

100Ω 指定を 90Ω で引いたら、90Ω 指定を 100Ω で引いたら何が起きるか

間違えて（あるいはスタックアップの制約で妥協して）規定と違うインピーダンスで配線したとき、何が起きるかを反射係数から追います。境界でのインピーダンス不整合による反射係数は Γ = (Z_実装 − Z_規定) ÷ (Z_実装 + Z_規定) です。

100Ω指定のインターフェースに90Ωで配線した場合：Γ = (90−100)/(90+100) ≒ −5.3%。差動振幅400mV（USB2.0 HS相当の振幅）を例にすると、反射の振幅は約−21mVです。90Ω指定（USB）のインターフェースに100Ωで配線した場合：Γ = (100−90)/(100+90) ≒ +5.3%、同じく約+21mVの反射が発生します。符号が違うだけで大きさは同じです。

ここに製造ばらつき±10%が重なると、最悪値はさらに悪化します。90Ωのつもりが公差の下限で81Ωに振れ、それを100Ω系に配線してしまった場合：Γ = (81−100)/(81+100) ≒ −10.5%、振幅にして約−42mV。100Ωのつもりが公差の上限で110Ωに振れ、それを90Ω系（USB）に配線した場合：Γ = (110−90)/(110+90) ≒ +10.0%です。

リターンロス RL = −20×log10(|Γ|) は、値が大きいほど反射が少ない（良い）指標です。公称どおりの取り違えなら25dB台、製造ばらつきが重なる最悪値では20dB前後まで下がります。反射は、この不整合点1か所だけの話ではありません。コネクタ、ケーブル、実装部品のフットプリント、ビアなど、経路上のすべての不整合が足し合わさってレシーバに届くので、配線1か所の反射係数が小さくても、経路全体では効いてくる点に注意してください。

実害が小さい場合と、問題になる場合の見分け方

• 実害が小さい場合。①不整合の区間が短い（配線全体の数%以下、目安として片道遅延で信号の立ち上がり時間の1/10未満）。②低速な信号やI2C・SPIのようにアイマスクやリターンロスのコンプライアンス試験が規定されていない用途。③公称値どおりの取り違えで、製造ばらつきが逆方向に振れれば規格の許容幅に収まる（例：USB2.0は90Ω±15%＝76.5〜103.5Ωなので、公称100Ωでの配線はこの範囲内に収まる）。
• 問題になる場合。①コンプライアンス試験（差動リターンロスや反射係数の規格値）がある規格で、認証・相互接続性を取る必要がある。②不整合区間の後ろに長いケーブルやコネクタが続き、反射がアイパターンのマージンをさらに削る（伝送距離が長いほど、ジッタや減衰と反射が重なって効いてくる）。③製造ばらつき±10%が悪い方向に重なり、規格の許容幅を超える（例：USB90Ω系に100Ω+10%=110Ωの配線をしてしまうと、90Ω±15%の上限103.5Ωを超える）。④不整合箇所が経路上に複数あり、反射が積み重なる。
• 実機での見分け方。TDR（Time Domain Reflectometry）があれば、不整合の位置とΓを直接読めます。無ければ、アイダイアグラムのマージン（ジッタ、振幅）が規格値に対してどれだけ余裕があるかを見ます。マージンが半分以上残っていれば、多少の反射は飲み込めます。ぎりぎりの設計では、この記事の計算どおりの反射でも規格を割ります。

「規定と数Ω〜10Ω違う」だけで即座に壊れるわけではありません。壊れるのは、コンプライアンス試験のマージンやアイのマージンを使い切ったときです。だからこそ、設計段階で反射係数とマージンを数字で見積もっておく価値があります。

結合を弱めるとスキュー・コモンモードへの耐性はどうなるか

ここまでは「結合が強い＝間隔が狭い」ことでZoddが下がる話でした。逆に、間隔を広げて結合を弱めると、Zdiffは2×Z0に近づく一方で、別の代償が生まれます。

スキュー（P側とN側の到達時間差）への耐性が下がります。結合が強いペアでは、2本の伝搬速度が互いに引っ張り合うように揃うため、多少の線路長差があってもタイミングのずれが緩和されます。結合が弱いと、この効果が薄れ、同じ長さ差でもスキューがそのまま出やすくなります。等長配線の許容差についてはこちらで扱っています。

コモンモードノイズへの耐性も下がります。差動ペアが外来ノイズを拾っても、2本が同じ量のノイズを同じ位相で拾えば、レシーバの差動アンプで打ち消されます（コモンモード除去）。間隔が狭く2本が同じ環境（同じ層、同じ隣接パターン、同じリターンパス）にいるほど、この「同じ量を拾う」条件が成り立ちやすくなります。間隔を広げるとP側とN側で周囲の環境が違ってきて、拾うノイズの量や位相がずれ、コモンモード成分の一部が差動成分に変換されます（モード変換）。

つまり、Zdiffを規定値に近づけるために間隔を広げると、スキュー耐性とコモンモード耐性は下がる方向に動きます。間隔は、Zdiffの規定値・線幅の製造下限・スキュー/EMIの許容量の3つを見ながら決める、トレードオフのパラメータです。「規定のZdiffに届いたから終わり」ではなく、そこに至る間隔が狭すぎないか、広すぎないかを確認してください。

実機で引っかかるところ

• スタックアップ変更で気づかずZdiffが動く。基板メーカや製造ロットが変わり誘電体厚みや誘電率が変わると、同じ線幅・間隔でもZdiffが動きます。スタックアップを変えたら差動配線ルールも再計算してください。
• コネクタ・ケーブル側のインピーダンスを見落とす。基板側のZdiffだけ合わせても、ハウジングコネクタやフラットケーブルが違うインピーダンスなら、そこで反射が起きます。経路全体（PCB→コネクタ→ケーブル→コネクタ→PCB）で確認してください。
• 差動ペアの片方だけ迂回させる。部品避けでP側だけビアを追加したり迂回させたりすると、その区間だけシングルエンド的な振る舞いになり、Zoddと結合が乱れると同時にスキューも生じます。避けるときは2本セットで、対称に迂回させます。
• 層を跨ぐビアの前後で間隔が変わる。表層と内層でスタックアップが違うと、同じ間隔でもZdiffが違う値になります。層を跨ぐ設計では、層ごとに間隔を計算し直してください。
• 確かめ方。TDRがあれば実測が一番早く、不整合の位置と大きさが波形で見えます。無い場合は、この記事の近似式とメーカのフィールドソルバの計算値を突き合わせ、規格の許容幅と製造公差±10%を重ねて、最悪値でも収まっているかを確認します。